در مدار شکل زیر، مقدار W/L ترانزیستور NMOS برابر کدام مورد باشد تا حاشیه نویز حالت LOW برابر ۰/۵ ولت باشد؟ (فرض کنید مقدار V_OL = ۰/۵ v ، V_tn = ۰/۵ v و مقدار K' = ۱۰ (μ A)/(v^۲) است.) مدار یک اینورتر تکترانزیستوری NMOS با بار مقاومتی است: منبع ۳/۳v از طریق R_L = ۱۰۰KΩ به درین وصل میشود، خروجی V_o از درین گرفته میشود، ورودی V_i به گیت اعمال میگردد و سورس به زمین متصل است.

سوال ۹۹ کنکور ارشد مهندسی کامپیوتر ۱۴۰۱

الکترونیک دیجیتالمتوسطمدارهای MOSFET و نواحی کار

اهمیت

۰/۵

در مدار شکل زیر، مقدار $\frac{W}{L}$ ترانزیستور NMOS برابر کدام مورد باشد تا حاشیه نویز حالت LOW برابر ۰/۵ ولت باشد؟ (فرض کنید مقدار $V_{OL} = ۰/۵\,v$ ، $V_{tn} = ۰/۵\,v$ و مقدار $K' = ۱۰\,\frac{\mu A}{v^۲}$ است.)

مدار یک اینورتر تک‌ترانزیستوری NMOS با بار مقاومتی است: منبع $۳/۳v$ از طریق $R_L = ۱۰۰K\Omega$ به درین وصل می‌شود، خروجی $V_o$ از درین گرفته می‌شود، ورودی $V_i$ به گیت اعمال می‌گردد و سورس به زمین متصل است.

#nmos-inverter#resistive-load#transistor-sizing#w-over-l#triode-region#vol-noise-margin

NMOS inverter with resistive load