سوال ۹۳ کنکور ارشد مهندسی کامپیوتر ۱۴۰۵

در ساختار زیر، اگر $\frac{W}{L}$ ترانزیستورهای NMOS دو برابر شود، بیشینه تأخیر صفر شدن به یک شدن خروجی گیت چگونه تغییر می‌کند؟ (برای محاسبه تأخیر، از تقریب المور استفاده کنید و زمان صعود و نزول (نشست)، و ورودی‌ها را صفر در نظر بگیرید.)

شکل: یک گیت CMOS ایستا نشان داده شده است. شبکهٔ بالاکش (PMOS) از $V_{DD}$ شامل یک ترانزیستور با ورودی $A$ به‌صورت موازی با آبشار سری دو ترانزیستور با ورودی‌های $B$ و $C$ است؛ شبکهٔ پایین‌کش (NMOS) از خروجی تا زمین شامل دو ترانزیستور موازی با ورودی‌های $B$ و $C$ است که به‌صورت سری با ترانزیستور ورودی $A$ به زمین متصل می‌شود. خروجی با out مشخص شده و برابر است با $out=\big(A\cdot(B+C)\big)' = A' + B'C'$.