سوال ۶۹ کنکور ارشد مهندسی برق ۱۴۰۵
اهمیت
۰/۵
با در نظر گرفتن تأخیرهای (3,5,7) و (4,6,8) به‌ترتیب برای ترانزیستورهای nmos و pmos، کدام Verilog statement مدار زیر را توصیف می‌کند؟
مدار (CMOS): شبکهٔ بالاکش (pull-up) شامل دو ترانزیستور PMOS است که سورس آن‌ها به و درین آن‌ها به گرهِ خروجی وصل است و گیت‌هایشان با و رانده می‌شوند (یعنی دو PMOS به‌صورت موازی‌اند). شبکهٔ پایین‌کش (pull-down) شامل دو ترانزیستور NMOS به‌صورت سری بین و زمین است که با و گیت می‌شوند. بنابراین خروجی و ورودی‌ها هستند.
پاسخ صحیح: گزینهٔ D — nand #(14,10) (w,a,b);
پاسخ تشریحی
۱. تشخیص تابع منطقی از توپولوژی مدار
ادامهٔ پاسخ تشریحی ویژهٔ مشترکان است.
مشاهدهٔ پاسخ کامل#cmos#nand-gate#verilog-hdl#gate-delay#pull-down-network#combinational-logic