سوال ۶۹ کنکور ارشد مهندسی برق ۱۴۰۴

تأخیرهای to ۱، to ۰ و to Z برای ترانزیستورهای nmos و pmos با دید شبیه‌سازی در Verilog HDL به‌ترتیب از قرار زیر هستند:

pmos #(۴ , ۶ , ۹)      // (to 1, to 0, to Z)
nmos #(۳ , ۵ , ۷)      // (to 1, to 0, to Z)

مدار، یک دروازهٔ NAND دو ورودی CMOS است: دو ترانزیستور pMOS به‌صورت موازی بین $V_{CC}$ و گره خروجی $W$ قرار دارند و گیت آن‌ها با $A$ و $B$ رانده می‌شود؛ شبکهٔ پایین‌کش شامل دو ترانزیستور nMOS به‌صورت سری از $W$ تا GND است — nMOS بالایی (گیت $A$) گره $W$ را به گره داخلی $X$ و nMOS پایینی (گیت $B$) گره $X$ را به GND وصل می‌کند.

برای یک دروازهٔ NAND دو ورودی CMOS، به‌ترتیب بدترین تأخیر برای to ۱ و to ۰ چه مقدار است؟