سوال ۶۸ کنکور ارشد مهندسی برق ۱۴۰۴
اهمیت
۰/۵
کدام مدار، توسط قطعه‌کد Verilog زیر توصیف می‌شود؟ (در مدارهای زیر، ▭ [بلوک مستطیلی با ورودی مثلثی کلاک] نشانگر رجیستر و ▷ [مثلث] نشانگر بافر است.)
module whatIsThis (clk, A, B, C);
input clk;
input [7:0] A;
output reg [7:0] B, C;
always @ (posedge clk) begin
B <= A;
C <= B;
end
endmodule
پاسخ صحیح: گزینهٔ D — دو رجیستر ۸ بیتی آبشاری (سری) که هر دو با کلاک می‌شوند: وارد رجیستر اول می‌شود که خروجی آن است و وارد رجیستر دوم می‌شود که خروجی آن است.
پاسخ تشریحی
آنچه کد توصیف می‌کند
ادامهٔ پاسخ تشریحی ویژهٔ مشترکان است.
مشاهدهٔ پاسخ کامل#verilog#nonblocking-assignment#shift-register#pipeline-register#rtl-synthesis#sequential-logic