هر سوال همراه با یک پاسخ تشریحی کامل و تقویت‌شده است.
کد verilog ماژول زیر را به همراه مداری که اتصالات آن را می‌بندد در نظر بگیرید. module someThing(input clk, rst, d, e, b, input [3:0] PI, output Cout, output reg [3:0] PO); assign Cout = & b, PO…
ورودی و خروجی مدار توصیف‌شده با نمودار حالت زیر، به‌ترتیب j و w هستند. با تغییرات clk و j، کدام شکل موج برای خروجی w درست است؟ (نمودار یک ماشین میلی چهارحالته با برچسب یال‌های j/w است: حالت A دارای…
در مدار زیر، یک Static Hazard وجود دارد. با در نظر گرفتن اینکه تأخیر همه گیت‌ها ۵ ns باشد، شرط اتفاق افتادن Hazard، زمان آن و مدت زمان طول کشیدن آن چه هستند؟ (مدار با ورودی‌های c، a، b، d: ورودی c از…
با در نظر گرفتنِ تأخیرهای نشان‌داده‌شده برای گیت‌ها، در مدارِ زیر، در کدام مورد مقدارِ w تغییر می‌کند و بیشترین زمانِ لازم برای ظاهرشدنِ این تغییر در w چقدر است؟ (ورودی‌ها a و c در بالا و b و d در…
با در نظر گرفتن تأخیرهای (3,5,7) و (4,6,8) به‌ترتیب برای ترانزیستورهای nmos و pmos، کدام Verilog statement مدار زیر را توصیف می‌کند؟ مدار (CMOS): شبکهٔ بالاکش (pull-up) شامل دو ترانزیستور PMOS است که…
در مدار زیر در ۵ کلاک متوالی، وقایع ۱ تا ۵ با فرض مقدار اولیه 0000 در P اتفاق می‌افتد. این مدار چه عملکردی دارد و پس از پایان پنجمین کلاک، خروجی روی [7:0]w چه می‌باشد؟ وقایع: ۱. Load_A = 1, Load_B =…
شمارندهٔ شکل زیر، موردنظر است. اگر در زمانی مقادیر ۱۰۱ = y₂ y₁ y₀ باشد، پس از اتمام پالس ساعت بعدی، محتوای شمارنده چه خواهد بود؟ (توضیح شکل: سه فلیپ‌فلاپ JK که همگی با لبهٔ پایین‌رونده کار می‌کنند…
در مدار زیر، یک Hazard و در نتیجه یک glitch (پالس کوتاه) ناخواسته وجود دارد. مشخصات آن کدام است؟ (تأخیر گیت‌ها در شکل مشخص شده است.) مدار: ورودی b به یک گیت NOT با تأخیر ۵ns وارد می‌شود و خروجی آن (…
ساختار gate-level داده‌شده در شکل (۱) در یک ساختار cascade استفاده‌شده و مدار شکل (۲) را می‌سازد. ورودی این مدار [۰:۴]a و خروجی آن [۰:۴]w است. خروجی این مدار پنج بیتی، کدام مورد است؟ شکل (۱) — یک…
کدام مدار، توسط قطعه‌کد Verilog زیر توصیف می‌شود؟ (در مدارهای زیر، ▭ [بلوک مستطیلی با ورودی مثلثی کلاک] نشانگر رجیستر و ▷ [مثلث] نشانگر بافر است.) module whatIsThis (clk, A, B, C); input clk; input…
تأخیرهای to ۱، to ۰ و to Z برای ترانزیستورهای nmos و pmos با دید شبیه‌سازی در Verilog HDL به‌ترتیب از قرار زیر هستند: pmos #(۴ , ۶ , ۹) // (to 1, to 0, to Z) nmos #(۳ , ۵ , ۷) // (to 1, to 0, to Z)…
با توجه به ماشین حالت و شمارندهٔ زیر، کدام مورد درست است؟ ماشین حالت (پنج حالت A,B,C,D,E ؛ حالت اولیه A و ورودی سریال یک بیت در هر کلاک): حالت ورودی =۰ ورودی =۱ --- --- --- A → A (حلقه به خود) → B B…
مدار زیر از یک شمارنده (counter) و یک ماشین حالت (state machine) تشکیل شده است. ماشین حالت ورودی Ld را برای شمارنده صادر می‌کند که باعث parallel loading در شمارنده می‌شود. از طرفی شمارنده وقتی که به…
در شکل زیر، در آغاز کار، داده‌های A_in و B_in بر روی ABus و BBus قرار دارند. برای انجام محاسبه A_in - B_in و قرار دادن نتیجه روی outBus چه کنترل سیگنال‌هایی و در چه زمان‌هایی باید issue (فعال) شوند؟…
توصیف زیر چه رفتاری دارد؟ module dff (input clk, rst, din, output reg q) always@(posedge clk, rst) begin if(rst) q <= 1'b0; else q <= din; end endmodule
۶۸- پس از سنتز، انتظار می‌رود مدار به چه المان‌هایی تبدیل شود؟ module alu8 (input [7:0] A, B, input [2:0] F, output [7:0] regW); always @(A, B, F) begin if (F == 3'b001) W = A + B; else if (F ==…
برای ساختن Rising Edge Trigger D Flip-Flop با ورودی‌های D، clk و خروجی Q، از دو لایه cross-coupled NAND استفاده می‌شود. برای ساخت هر NAND از دو ترانزیستور NMOS و دو ترانزیستور PMOS استفاده می‌شود. در…
معادله زیر به‌صورت Minimal Realization با Not، 2-input Nand و 3-input Nand با تأخیرهای به‌ترتیب ۴، ۵ و ۶ نانوثانیه ساخته‌شده است. کدام عبارت درست است؟ F(a,b,c,d)=∑ m(3,7,12,13,14,15)
فرض کنید هر FA از دو HA و یک گیت OR دو ورودی ساخته شده باشد. اگر تأخیر تولید خروجی‌های Sum و Cout در HA به‌ترتیب برابر t_sum = ۳ ns و t_cout = ۲ ns و تأخیر گیت OR برابر t_OR = ۲ ns باشد، تأخیر یک جمع…
تعداد Hazard ها در تابع زیر کدام است؟ f(a,b,c,d,e) = ∑ m(۰, ۴, ۱۰, ۱۳, ۱۴, ۱۵, ۱۶, ۲۷, ۲۸, ۲۹) + d(۱, ۲, ۶, ۲۰, ۲۶)
کدام گزاره در مورد شمارندهٔ سنکرون زیر درست است؟ (فرض کنید خروجی شمارنده، عدد ۳ بیتی ABC است؛ A باارزش‌ترین بیت است.) مدار شکل: سه فلیپ‌فلاپ D با لبهٔ بالاروندهٔ ساعت که همگی از یک خط ساعت مشترک CLK…
فرض کنید در مسیر دادهٔ زیر، تمام گذرگاه‌ها (Bus)، واحدهای محاسباتی و رجیسترها ۸ بیتی هستند. اگر در این مسیر داده در ۵ سیکل ساعت متوالی، سیگنال‌های کنترلی زیر فعال شوند، کدام گزینه مقدار خروجی y را…
نمودار حالت زیر را در نظر بگیرید. این نمودار یک ورودی x و دو خروجی y۱ و y۲ دارد. کدام گزینه کد وریلاگ برای پیاده‌سازی خروجی این نمودار حالت را نشان می‌دهد؟ (متغیر ps حالت فعلی ماشین حالت را نشان…
یک ماشین حالت محدود (FSM) با یک ورودی x و یک خروجی y در نظر بگیرید. از این ماشین حالت محدود برای تشخیص همزمان دو دنبالهٔ ۱۱۱۰ و ۱۰۰۱ استفاده می‌کنیم. برای پیاده‌سازی این ماشین حالت محدود به صورت مور…
کدام گزینه به‌ترتیب از راست به چپ تعداد Prime Implicateها و Essential Prime Implicateهای تابع زیر را نشان می‌دهد؟ f(a,b,c,d)=∑(۰,۱,۲,۱۱,۱۲,۱۳)+d(۷,۸,۹,۱۵)
فرض کنید تأخیر گیت‌های NOT، NAND۲ و NAND۳ به‌ترتیب برابر ۱، ۲ و ۳ نانوثانیه باشد. دراین‌صورت کدام گزینه در مورد مدار زیر درست است؟ مدار (بر اساس شکل): چهار ورودی a,b,c,d و یک خروجی z . سه ورودی…
با درنظرگرفتن مدار زیر، کدام گزینه درست است؟ (فرض کنید A بیت رتبهٔ بالا و C بیت رتبهٔ پایین است.) توصیف مدار. یک شمارندهٔ همزمان (سنکرون) ۳ بیتی متشکل از سه فلیپ‌فلاپ D که همگی از یک خط کلاک تغذیه…
یک دریافت‌کنندهٔ سریال برای شروع به‌کار باید در ابتدا دنبالهٔ ۱۱۰ را تشخیص دهد. پس از دریافت این دنباله به اندازهٔ ۱۳ پالس ساعت دادهٔ ورودی سریال روی خروجی سریال این دریافت‌کننده قرار می‌گیرد. این…
می‌خواهیم با لبهٔ بالاروندهٔ Clock مقدار ثبات a را به ثبات b، مقدار ثبات b را به ثبات c و مقدار ثبات c را به ثبات a منتقل کنیم. کدام قطعه کد Verilog این کار را انجام می‌دهد؟ قطعه کد ۱ always…
شکل زیر مسیر داده و واحد کنترل یک سامانهٔ محاسباتی را نشان می‌دهد. مسیر داده: گذرگاه ورودی iBus به ورودی ۰ دو مالتی‌پلکسر ۲‑به‑۱ و به ورودی بارگذاری شمارندهٔ نزولی CNT وصل است. مالتی‌پلکسری که با s_1…
فرض کنید در یک سامانهٔ کامپیوتری از اعداد ممیز شناور با توان بایاس شده (Biased Exponent) با نمایش صریح ۱ (Explicit 1 Representation) به شکل زیر استفاده شده است. بزرگ‌ترین عدد مثبت ممیز شناور قابل…
در تابع f(a,b,c,d) = Σ m(۴,۷,۱۰,۱۴,۱۵) + d(۱,۴,۵) ، چند Prime Implicant و چند Essential Prime Implicant، وجود دارد؟
در مدار زیر تأخیر NANDها ۵ns و تأخیر Notها ۳ns است. در این مورد کدام گزینه درست است؟ مدار (ورودی‌های a, b, c, d و خروجی w ): c از یک NOT عبور می‌کند؛ خروجی آن همراه با b وارد یک NAND می‌شود و خروجی…
کدام گزینه از نظر عملیاتی کامل است؟ (شکل: هر گزینه بلوکی است از دو بافر سه‌حالته که خروجی‌هایشان به هم وصل شده و خروجی واحد f را می‌سازد. ورودی a به پایهٔ فعال‌ساز هر دو بافر وصل است: بافر بالایی…
در مدار زیر، در سه کلاک پشت‌سرهم سیگنال‌های کنترل به‌ترتیب زیر صادر می‌شوند. پس از این سه کلاک، در رجیسترهای C_0 و C_1 و D_0 و D_1 ، چه خواهد بود؟ کلاک اول: EnA SelA EnC Sub EnD کلاک دوم: EnA SelA…
مدار زیر یک FSM دارد که سیگنال Ld را در S۲ و سیگنال cnt را در S۳ صادر می‌کند. سیگنال Ld سبب Load شدن ۱۱۰۱ در کانتر و سیگنال cnt سبب فعال شدن شمارش بالای شمارنده می‌شود. هرگاه شمارنده به ۱۱۱۱ برسد…