مدار منطقیDigital Logic Design

NAND and NOR are universal because De Morgan turns any two-level AND-OR into a NAND-NAND (or OR-AND into NOR-NOR) network; a static-1 hazard in such a circuit is a momentary glitch fixed by adding one redundant consensus term.

universal-gatenand-gatenor-gatedemorgan

مفهوممدار منطقی

Sequential Circuits: Flip-Flops, State Machines & Counters

A sequential circuit is combinational logic plus flip-flop memory; you design it by turning a state diagram into a state table and reading off each flip-flop's next-state (excitation) equations.

sequential-circuitflip-flopd-flip-flopt-flip-flop

سوالات · 30/45

مدار منطقیمتوسطگیت‌های جامع و پیاده‌سازی با NAND/NORکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۷۶

اگر فقط دروازه‌های NAND دو ورودی در دسترس داشته باشیم، برای پیاده‌سازی تابع AB+CD+EF+GH چند دروازه نیاز است؟

مدار منطقیمتوسطتأخیر انتشار گیت و تحلیل زمانیکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۷۷

در مدار زیر، ورودی A در لحظه صفر از مقدار یک به مقدار صفر تغییر می‌کند. تأخیر گیت‌ها درون آنها نوشته شده و فرض می‌کنیم فلیپ‌فلاپ که با لبه بالارونده پالس ساعت کار می‌کند، هیچ تأخیری ندارد. اگر خروجی…

مدار منطقیمتوسطکاهش حالت‌ها و حالت‌های هم‌ارزکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۷۸

اگر در جدول حالت زیر، حالت‌های معادل را حذف کنیم، چند حالت باقی می‌ماند؟ حالت فعلی حالت بعدی ( x=0 ) حالت بعدی ( x=1 ) خروجی ( x=0 ) خروجی ( x=1 ) :---: :---: :---: :---: :---: a f b 0 0 b d c 0 0 c…

مدار منطقیسختمخاطره‌ها (Hazard) در مدارهای ترکیبیکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۷۹

کم‌ترین تعداد گیت AND که مخاطره پنهان در تابع زیر (که به‌صورت مجموع حاصل‌ضرب‌ها پیاده‌سازی می‌شود) را از بین می‌برد، چند عدد است؟ F(a,b,c,d,e) = bc'e' + a'cd'e + bcd'e + a'b'c'd + ab'de

مدار منطقیآسانمالتی‌پلکسرها و پیاده‌سازی توابعکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۸۰

مدار زیر، چه تابعی را پیاده‌سازی می‌کند؟

مدار منطقیآساننوسان‌سازهای حلقوی و تأخیر اینورترکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۸۱

فرکانس نوسان نوسانگر حلقه‌ای زیر، چند مگاهرتز است؟ (فرض کنید تأخیر هر معکوس‌کننده، ۵ نانوثانیه (۵ ns) است.)

مدار منطقیسختبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۸۲

کدام مورد، خروجی مدار زیر را به‌صورت حاصل‌ضرب ماکسترم‌ها به‌نحو درست نشان می‌دهد؟

مدار منطقیمتوسطواحدهای محاسباتی و جمع‌کننده‌هاکنکور ارشد مهندسی کامپیوتر ۱۴۰۴ — سؤال ۸۵

شکل زیر جزء i اُم یک واحد حسابی (Arithmetic Unit) n بیتی است که عملکرد آن با خطوط S_1 S_0 براساس ورودی‌های n بیتی A و B و تکبیت C_in کنترل می‌شود. FA_i یک تمام‌افزا (Full adder) است. اگر S_1 = 1…

مدار منطقیمتوسطمخاطره‌ها (Hazard) در مدارهای ترکیبیکنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۷۶

با درنظر گرفتن یک واحد تأخیر برای هر گیت در مدار زیر، ورودی به چه صورت تغییر کند تا در خروجی هازارد مشاهده شود؟ ترتیب ورودی را به‌صورت WXY درنظر بگیرید.

مدار منطقیسختکاهش حالت‌ها و حالت‌های هم‌ارزکنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۷۷

مدار ترتیبی زیر با ورودی x و خروجی z را درنظر بگیرید. کدام مورد، ماشین حالت این مدار را نشان می‌دهد؟ (متغیرهای حالت به‌صورت y_1 y_2 درنظر گرفته شوند.)

مدار منطقیسختبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۷۸

فرض کنید یک تراشه (آی‌سی) برنامه‌پذیر در اختیار داریم که در آن، آرایه‌ای از بلوک‌ها مانند شکل (الف) وجود دارد. مدار سطح گیت شکل (ب) را بدون ساده‌سازی، حداقل به چه تعداد از این بلوک‌ها نیاز دارد؟…

مدار منطقیمتوسطبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۷۹

شکل زیر، مدار سطح گیت تابع f را نشان می‌دهد که بخشی از این تابع، با عنوان بلوک BB با جدول درستی مشخص شده است. تابع f، کدام مورد است؟ جدول درستی بلوک BB (ورودی‌های x_1,x_2,x_3 و خروجی z ): x_۱ x_۲ x_۳…

مدار منطقیسختشبیه‌سازی رفتاری با HDL (Verilog/VHDL)کنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۸۰

کد Verilog / VHDL زیر را در نظر بگیرید. با توجه به مقادیر ورودی‌ها که به صورت شکل موج داده شده است، مقدار خروجی z پس از چهار کلاک، کدام است؟ شکل موج (مبنای ۱۶): سیگنال d لبه‌های بالارونده تولید…

مدار منطقیمتوسطتأخیر انتشار گیت و تحلیل زمانیکنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۸۱

مدار ترتیبی زیر با ورودی‌های i_1 الی i_3 و خروجی z را درنظر بگیرید. فرض کنید که arrival time ورودی‌ها صفر است. با توجه به اطلاعات زمانی داده‌شده در فلیپ‌فلاپ‌ها و گیت‌ها، ماکزیمم فرکانس کاری مدار…

مدار منطقیمتوسطمدارهای ترتیبی: ثبات‌های انتقالی و ردیابی خروجیکنکور ارشد مهندسی کامپیوتر ۱۴۰۳ — سؤال ۸۲

اگر رشته "110101" (از چپ به راست) به ورودی W اعمال شود، خروجی این مدار، کدام رشته خواهد بود؟ خروجی اولیه فلیپ‌فلاپ‌ها را صفر درنظر بگیرید. Majority: مداری است که اگر حداقل دو ورودی از سه ورودی یک…

مدار منطقیمتوسطکاهش حالت‌ها و حالت‌های هم‌ارزکنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۷۶

ماشین حالت زیر چه رشته‌ای را نمی‌تواند تشخیص دهد؟

مدار منطقیمتوسطمدارهای ترتیبی: ثبات‌های انتقالی و ردیابی خروجیکنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۷۷

شمارنده زیر چه ترتیبی را می‌شمارد؟

مدار منطقیمتوسطجبر بول و ساده‌سازی با جدول کارنوکنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۷۸

عبارت ساده‌شده تابع زیر کدام است؟ F(A,B,C,D) = (A+B+bar C+bar D)(bar A+C+bar D)(bar A+B+bar C+bar D)(bar B+C)(bar B+bar C)(A+bar B)(bar B+bar D)

مدار منطقیمتوسطمدارهای ترتیبی: ثبات‌های انتقالی و ردیابی خروجیکنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۸۰

با این فرض که سیگنال CLK فرکانس MHz ۱۶۰ داشته باشد، فرکانس سیگنال Z_3 چند مگاهرتز است؟

مدار منطقیمتوسطشبیه‌سازی رفتاری با HDL (Verilog/VHDL)کنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۸۲

کد Verilog/VHDL زیر را در نظر بگیرید. با توجه به مقادیر ورودی‌ها که به صورت شکل موج داده شده‌اند، خروجی Z کدام است؟ Verilog module ParReg (A, load, clear, clk, Z); input A, load, clear, clk; output…

مدار منطقیمتوسطبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۸۵

می‌خواهیم برای یک بانک ثبات (Register File) شامل ۴ بانک که هر یک ۸ ثبات داشته باشد، طوری طراحی کنیم که امکان انتخاب دو ثبات مبدأ و یک ثبات مقصد برای نگه‌داری خروجی ALU داشته باشد. این طراحی به چند…

مدار منطقیمتوسطواحدهای محاسباتی و جمع‌کننده‌هاکنکور ارشد مهندسی کامپیوتر ۱۴۰۲ — سؤال ۸۹

شکل زیر جزء أم یک واحد حسابی (Arithmetic Unit) n بیتی است که عملکرد آن با خط S_1S_0 برای ورودی‌های n بیتی A و B و تک بیت Cin، کنترل می‌شود. FA_i یک تمام‌افزا (Full adder) است. اگر S_1 = 1 ، کدام حالت…

مدار منطقیمتوسطبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۱

با فرض A = A_2A_1A_0 مدار زیر بعد از لبهٔ فعال کلاک چه عملی را انجام می‌دهد؟

مدار منطقیمتوسطشبیه‌سازی رفتاری با HDL (Verilog/VHDL)کنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۲

کد وریلاگ زیر، توصیف‌کنندهٔ یک توالی شمارش با چه تعداد سیکل ساعت تکرار می‌باشد؟ (علامت ⊕ نشان‌دهندهٔ XOR است.) module func (R, L, clk, Q); input 0:2 R; input L, clk; output reg [0:2] Q; always…

مدار منطقیمتوسطبلوک‌های سازندهٔ ترکیبی (مالتی‌پلکسر، رمزگشا، جمع‌کننده)کنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۳

تابع خروجی مدار زیر براساس جمع مینترم‌ها به چه صورت است؟

مدار منطقیمتوسطمدارهای ترتیبی: ثبات‌های انتقالی و ردیابی خروجیکنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۴

کدام‌یک از مدارهای زیر یک SR-Latch را به T-Latch تبدیل می‌کند؟

مدار منطقیمتوسطجبر بول و ساده‌سازی با جدول کارنوکنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۵

کدام مورد، ساده شدهٔ تابع زیر است؟ F(a ,b ,c ,d) = (a.b.(c+b.d) + a.b).(c+d)

مدار منطقیمتوسطمدارهای ترتیبی: ثبات‌های انتقالی و ردیابی خروجیکنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۶

اگر مقدار اولیهٔ Q_1 Q_2 در مدار زیر «۰۰» باشد، با اعمال ورودی «۱۱۱۰» = x (از چپ)، Q_1 Q_2 چه مقادیری خواهد داشت؟

مدار منطقیمتوسطمخاطره‌ها (Hazard) در مدارهای ترکیبیکنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۷

در پیاده‌سازی تابع f(a,b,c,d)=∑ m(۱،۵،۶،۷،۸،۹،۱۱)+d(۱۰،۱۲،۱۴) با حداقل تعداد گیت، برای کدام تغییر ورودی پتانسیل بروز Hazard وجود دارد؟

مدار منطقیمتوسطواحدهای محاسباتی و جمع‌کننده‌هاکنکور ارشد مهندسی کامپیوتر ۱۴۰۱ — سؤال ۸۹

فرض کنید FA_i تمام‌افزا (Full adder) است که در طبقه i ام یک واحد حسابی n بیتی (Arithmetic Unit) قرار دارد که کلمه حسابی A ، رقم نقلی C_v و کلمه B (که بیت آن در طبقه i ام b_i است) ورودی‌های آن‌اند.…

همهٔ 45 سؤال →